/* * Copyright 2007 (C) * Yoshihiro Shimoda * * Copyright 2008 (C) * Mark Jonas * * SH7720 Internal I/O register * * SPDX-License-Identifier: GPL-2.0+ */ #ifndef _ASM_CPU_SH7720_H_ #define _ASM_CPU_SH7720_H_ #define CACHE_OC_NUM_WAYS 4 #define CCR_CACHE_INIT 0x0000000B /* EXP */ #define TRA 0xFFFFFFD0 #define EXPEVT 0xFFFFFFD4 #define INTEVT 0xFFFFFFD8 /* MMU */ #define MMUCR 0xFFFFFFE0 #define PTEH 0xFFFFFFF0 #define PTEL 0xFFFFFFF4 #define TTB 0xFFFFFFF8 /* CACHE */ #define CCR 0xFFFFFFEC /* INTC */ #define IPRF 0xA4080000 #define IPRG 0xA4080002 #define IPRH 0xA4080004 #define IPRI 0xA4080006 #define IPRJ 0xA4080008 #define IRR5 0xA4080020 #define IRR6 0xA4080022 #define IRR7 0xA4080024 #define IRR8 0xA4080026 #define IRR9 0xA4080028 #define IRR0 0xA4140004 #define IRR1 0xA4140006 #define IRR2 0xA4140008 #define IRR3 0xA414000A #define IRR4 0xA414000C #define ICR1 0xA4140010 #define ICR2 0xA4140012 #define PINTER 0xA4140014 #define IPRC 0xA4140016 #define IPRD 0xA4140018 #define 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