/* * Copyright 2013 Freescale Semiconductor, Inc. * * SPDX-License-Identifier: GPL-2.0+ */ #ifndef __ASM_ARCH_IMX_REGS_H__ #define __ASM_ARCH_IMX_REGS_H__ #define ARCH_MXC #define IRAM_BASE_ADDR 0x3F000000 /* internal ram */ #define IRAM_SIZE 0x00080000 /* 512 KB */ #define AIPS0_BASE_ADDR 0x40000000 #define AIPS1_BASE_ADDR 0x40080000 /* AIPS 0 */ #define MSCM_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001000) #define MSCM_IR_BASE_ADDR (AIPS0_BASE_ADDR + 0x00001800) #define CA5SCU_BASE_ADDR (AIPS0_BASE_ADDR + 0x00002000) #define CA5_INTD_BASE_ADDR (AIPS0_BASE_ADDR + 0x00003000) #define CA5_L2C_BASE_ADDR (AIPS0_BASE_ADDR + 0x00006000) #define NIC0_BASE_ADDR (AIPS0_BASE_ADDR + 0x00008000) #define NIC1_BASE_ADDR (AIPS0_BASE_ADDR + 0x00009000) #define NIC2_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000A000) #define NIC3_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000B000) #define NIC4_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000C000) #define NIC5_BASE_ADDR (AIPS0_BASE_ADDR + 0x0000D000) #define NIC6_BASE_ADDR (AIPS0_BASE_ADDR + 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/* __ASSEMBLER__*/ #endif /* __ASM_ARCH_IMX_REGS_H__ */